多通道高速时钟数据恢复电路设计
随着通信技术的高速发展,超级计算机、智能终端和多媒体网络等海量数据的快速传输,用户对数据的传输提出了更高的要求。由于串行通信高速率的优点,使其逐渐成为接口的主流技术。
IEEE 802.3ae协议定义了一种高速的、灵活的信号传输模式。采用多通道的XAUI(10 Ggigbit Attachment Unit Interface)接口,对信号进行8/10 bit编码,完成10 Gbps数据通信。
CDR(Clock and Data Recovery)是串行通信技术领域最关键的电路,也是高速接口速率提升的瓶颈,工作在协议的物理层部分,完成时钟的生成和数据的重定时,对整个通信系统的性能起到了决定性作用。本文基于标准SMIC 0.13μm CMOS工艺,采用自顶向下的设计方法,不断对CDR环路和单元电路进行优化,完成四通道、总有效数据率为10 Gbps的高速C DR电路设计。
本课题的主要内容是:1)对PI(Phase Interpolator)电路进行详细的理论分析。把PI的权重因子分为线性的和非线性的分别讨论,找到一种非线性的权重因子可以使PI输出信号的相 ...