分块归零处理TURBO编译码器FPGA设计与实现
在现代数字通信系统中信道编译码技术已经成为通信系统保证信息传输可靠性的重要手段之一。Turbo码自发明以来就因其优异的性能成为信道编码领域的研究热点,并且目前已经被广泛应用于深空通信、卫星通信以及移动通信系统之中。
而Turbo编译码技术应用的重要基础是Turbo编译码器芯片实现。随着通信技术的不断发展,通信业务对数据吞吐率的要求越来越高,为了满足高速数据通信的要求,必须研究具有高速处理能力的Turbo编译码器硬件实现方案。
Turbo译码算法中的迭代递归计算是影响Turbo译码器吞吐率的关键要素。除了可以通过提高芯片工作频率来提高译码吞吐率,还需要研究并行译码结构及其实现方案。
并行译码通过对接收的译码数据进行分块并送入多个译码核心同时处理,以有效降低译码时延,提高译码吞吐率性能。由于Turbo译码算法中递归运算的存在,数据分块处理时容易导致性能损失,为了减小或避免性能损失,常用方法是为每一个数据分块引入冗余比特或者存储递归运算初始值,前者会降低译码计算效率,后者将带来额外的存储器占用。
分块归零处理的Turbo码通过在编码端通过分块 ...