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现场可编程门阵列
〔FPGA
〕体系创新以及向
90nm
工艺技术的过渡显著提高了
FPGA
的密度和性能。
FPGA
设计人员不仅需要更高的逻辑密度和更快的性能表现，还要求具有嵌入式处理器、数字信号处理
〔DSP〕模块以及其他硬件
IP结构等复杂的器件功能。但是，由于
FPGA
设计规模越来越大、越来越复杂，为了能够抓住稍纵即逝的市场
时机，设计人员必需尽快完成其设计。
FPGA
器件供给商一直努力提高编译时间效率，改善时序逼近流程，但是却无法满足设计人员更高效工作的要求。
Altera Quartus
II软件增强编译技术明显缩短设计迭代时间，在关键性能通路上进行设计优化，保持性能已
到达要求的区域特性不变，该技术是前所未有的，极大的提高了设计效率。
编译增强优势
现在的一个高级
FPGA
标准编译流程包括
RTL综合、布局布线等，高密度
FPGA
的每次设计编译在任何情况下都要
消耗45分钟到4个多小时的时间，这显然限制了设计人员每天所能进行的迭代次数，可能会少至两次，明显减缓了设计过程。设计人员采用标准编译设计流程来优化
局部设计时序性能时也会降低 ...