多级门控时钟网络设计优化
随着集成电路制造工艺的不断缩小,工艺和环境的变化对器件和互连线延时的影响变得越来越明显。在纳米工艺下,工艺和环境的变化通常以片上误差(OCV)的形式出现在多模式多端角(MMMC)的时序签核中。
在较大规模的高性能微处理器设计中,由于时钟网络的传播延时较大,片上误差将导致较大的时钟不确定性,成为制约芯片时序收敛的重要因素之一。增加时钟网络上公共路径所占的比重是降低片上误差影响的有效方法之一。
为降低芯片功耗,当前主流的高性能芯片设计往往会采用门控时钟技术,在时钟路径上添加大量门控时钟单元来关闭不需要开启的寄存器。门控时钟的插入增加了时钟结构的分支,导致时钟公共路径所占的比重锐减,使得片上误差对时序收敛的影响越来越严重。
根据40纳米工艺下YHFT-XX高性能微处理器芯片的设计需求,本文针对时钟网络的设计优化开展了以下几个方面的研究:一、分析了纳米工艺下的片上误差(OCV)、PVT组合及门控时钟等因素对时钟网络性能的影响。为了时序签核的可靠性,引入片上误差因素的多模式多端角时序分析方法增大了时钟网络的不确定性,而多级门控时钟逻辑的插入,增加了时钟网络设计的复杂度, ...