DDR的PCB设计要求实例介绍
随着嵌入式系统处理能的逐步提高，拥有更高时钟频率和更大存储空间的
DDRSDRAM(Double
Data
Rate
SDRAM
，以下简
称DDR)
在设计中越来越多被使用。
DDR虽然能够给设计带来更好的性能，但是设计者必需比以往的
SDRAM
设计更留神
地处理DDR局部的PCB 布线局部，否则不仅不能实现好的性能，整个系统的稳定性也会
受到影响。
DDR比传统的
SDR有更短的信号建立保持时间、更干净的参考电压、更严密的
走线匹配和的
I/O口信号，并且需要适宜的终端电阻匹配。
本文以DDR设计实例为根底，依据
EDA方面实际的
DDR约束方式，从以下几个方面
介绍DDR设计相关事项。
一、信号分组及布局布线要求
DDR信号可分为时钟、数据、地址
/命令、把握等四个信号组。各信号组介绍如下：
时钟组：
由于承受更高的时钟频率及双沿采样数据的方式，DDR
承受差分时钟。差分时钟的走
线要求如下：以地平面为参考，给整个时钟回路的走线供给一个完整的地平面，给回路电流
供给一个低阻抗的路径。全部的
DDR差分时钟信号都必需在关键平面上走线，尽量避开层到层 ...