题目       数控分频器的设计


一、实验目的
  1．设计实现一个根据不同的输入，将时钟信号进行分频
  2．掌握分频计数器类型模块的 Verilog 描述方法；
  3．学习设计仿真工具的使用方法；
  4．学习层次化设计方法；

二、实验内容
1.实现对时钟的 2 分频、4、8、和 16 分频。
2.实现偶数分频器的设计。（8 分频）
3.实现对时钟的 16 分频设计。
4.实现奇数分频的设计。

三、实验原理
  数字分频器的功能就是在输入端给定不同数据时，将对输入的时钟信号
有不同的分频比，数字分频器就是计数值可并行预置的加法计数器设计完成，
方法就是将计数溢出位与预置数加载输入信号相接即可。
四、实验步骤
  （1）启动 QuartusII 建立一个空白工程。
  （2）新建 VHDL 源程序文件输入程序代码并保存，进行综合编译，若在编
译过程中出现错误，则找出并更正错误，直至成功为止。
  （3）建立波形仿真文件并进行功能仿真验证。

五、实验结果
1.仿真结果
实现对信号时钟的 2 分频、4、8、和 16 分频（占空比 50%）。结果如图一：


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