VHDL和VERILOG的比
1．整体结构  点评： 两者整体结构基本相似；VHDL分为两段描述，需要进行大量说
VHDL 与 Verilog HDL
2．外部端口描述entity mux4 is      port (s: in std_logic_vector(1 downto 0);     a,b,c,d: in std_logic_vector(7 downto 0);  y: out std_logic_vector( 7 downto 0)); end mux4;                module kmux4_1(s,a,b,c,d,y); input[1:0] s; input [7:0] a,b,c,d;
VHDL 与 Verilog HDL