随着数字电路规模越来越大、设计越来越复杂，使得对设计的功能验证越来越重要。一方面，我们要明白为什么要对设计进行验证？验证有什么作用？例如，在用
FPGA
进行设计时，我们并不能保证设计出来的东西没有功能上的漏洞，因此在设计后我们都会对其进行验证仿真。换句话说，验证的目的是彻底地验证被测设计以保证设计没有功能上的缺陷。而即将介绍的
SystemVerilog
断言便是一门重要的验证技术，它可以尽早发现设计的缺陷以及提高验证的效率。
1、什么是断言
断言是设计属性的描述。而断言可以从设计的功能描述中推知，然后转换成断言。那么断言是如何表现的呢？当一个被检查的属性不像我们盼望的那样表现时，则该断言失败；当一个严禁在设计中出现的属性发生时，则该断言失败。
2、为什么要使用
SystemVerilog
断言Verilog
HDL也能实现断言，但其存在局限性之处：
Verilog
HDL是一种过程语言，不能很好地控制时序；
Verilog
HDL是一种冗长的语言，随着断言数量的增长，维护代码将变得很困难；
语言的过程性使得测试同一时间段内发生的并行事件相称困难；
Verilog
HD ...