试验四、运算器部件—串行进位加法器试验五、运算器部件—并行进位加法器
一、试验目标　1．熟悉EDA工具Quartus II和Modelsim使用，能够熟练利用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真；了解译码器原理并掌握惯用译码器设计方法。 2.掌握算术逻辑运算器串行和并行进位控制运算器原理，掌握组合逻辑电路在Quartus Ⅱ中图形输入方法及文本输入方法。掌握串行进位加法器和超前进位加法器不一样。　3．掌握8位串、并进位运算器工作及设计方法　4．掌握4位超前进位74LS181工作原理和使用方法　5．验证运算功效发生器（181）组合功效　6．能够按给定数据，完成试验指定算术、逻辑运算按给定数据，完成几个指定算术和逻辑运算。　
1、串行进位加法器