Bump 全量知识点（扩展版）

本文系统梳理了 bump 的定义、材料构成、结构设计、电迁移（EM）、KOZ 区域设定、ESD 防护、SerDes 信号传输、高速封装技术、Chiplet 架构、失效模式分析、热与机械可靠性、PDN 设计、RDL 布线及 pad stack 等关键内容，适用于 Layout / ESD / Package 多团队协同工作的内部知识共享。

1. Bump 的基本概念

在 Flip-Chip、WLP 和 Fan-Out 封装中，bump（凸点）是实现芯片与封装基板之间互连的核心结构，承担多种功能：

• 电气连接（I/O 信号）
• 电源供给（VDD/VSS）
• 高频信号传输（如 SerDes、DDR 接口）
• 散热通路
• 机械固定作用
• 封装应力的传导路径

bump 被认为是芯片层级中最敏感、最关键且寿命相对较短的结构之一。

2. Bump 的主要材料类型

2.1 锡焊凸点（Solder Bump）

当前主流成分为 SnAgCu 合金（典型为 SAC305）：

• Sn：96.5%
• Ag：3.0%
• Cu：0.5%

优势：

• 工艺成熟度高
• 制造成本较低

劣势：

• 电阻率较高
• 抗电迁移能力弱
• 不适用于高速或大电流应用场景

2.2 铜柱凸点（Cu Pillar Bump）

现代先进封装中广泛采用，其典型结构包括：

1. 顶部 SnAgCu 焊帽
2. 中间纯铜柱体
3. 底部 UBM 层（金属过渡层，常见为 Ti/TiW/Cu/Ni/Au）
4. 芯片 pad

[此处为图片1]

优点：

• 导电性能优异（电阻仅为传统焊料的 1/8 至 1/12）
• 显著提升抗电迁移能力
• 可支持更小节距（pitch 可达 20–40 μm）
• 机械强度高，不易发生塌陷
• 适合用于高速、高功率器件

目前，Cu pillar 已成为 AI 芯片、GPU、SerDes 模块以及 Chiplet 架构中的标准互连方案。

3. Cu Pillar 凸点的核心优势详解

相较于传统 solder bump，铜柱在多个维度具备明显优势：

• 低电阻特性：对高速 SerDes、PMIC 及核心供电模块至关重要。
• 优异的 EM 表现：在高电流与高频交流条件下稳定性强；相比之下，焊料更容易因电迁移而失效。
• 微细 pitch 支持：满足 2.5D、3DIC、Chiplet 和 HBM 等先进封装对高密度互连的需求。
• 机械稳定性好：不会像焊球那样在高温下软化或塌陷，提升了整体结构可靠性。

4. Bump 的电迁移热点问题（EM Hotspot）

电迁移（Electro-migration）可能导致以下失效现象：

• 空洞形成（void）
• 裂纹产生（crack）
• 线路开路（open）
• bump 结构塌陷

常见诱因包括：

• 顶层金属（Mtop）宽度不足
• via 数量不够
• PDN 分布不均导致局部电流集中
• bump pitch 过小 → 电流密度 J 显著上升
• 高频 SerDes 引起的交流发热效应
• return bump 数量不足 → 返回路径阻塞

缓解措施建议：

• 使用 6×6、8×8 或 10×10 的 via 阵列增强导通能力
• 尽可能加宽顶层金属走线
• 增加 power bump 密度
• 确保 return bump 充足以平衡电流回流
• 优化 RDL 设计：尽量短、粗、直

5. KOZ（Keep-Out Zone）—— bump 周边禁布区

KOZ 是指围绕 bump 周围禁止布置金属线、器件或通孔（via）的安全区域。设立该区域的主要原因是：bump 在封装和长期运行过程中会将机械应力与热应力传递至硅基底，可能引发器件损伤或性能退化。

5.1 FEOL KOZ（前段制程禁区）

禁止放置以下元件：

• 有源区（AA）
• Poly 层
• MOS 器件、电容、电阻等无源元件
• 敏感模拟电路模块

典型范围：10–30 μm

5.2 BEOL KOZ（后段金属层禁区）

避免布局：

• 细窄金属线
• 密集 via 阵列
• 不规则 dummy 填充
• 小线宽结构

典型范围：3–10 μm

6. KOZ 的物理成因深度解析

KOZ 的存在源于封装全生命周期内持续作用的热循环 + 机械外力 + 不同材料间的膨胀系数差异。具体机制如下：

6.1 回流焊（Reflow）过程中的温度冲击

焊料经历剧烈温度变化：

• 从常温升至约 250°C（材料膨胀）
• 冷却至室温（收缩）

此过程引发：

• 焊料对 Cu pillar 施加推拉力
• UBM 层承受剪切应力
• via 和 Mtop 面临弯曲应力

若下方存在 MOS 器件，则极易诱发 crack 或漏电。

6.2 Underfill 注胶过程的影响

环氧树脂 underfill 在流动阶段会产生：

• 剪切力（shear force）
• 冲击压力

固化时伴随：

• 体积收缩
• 加热膨胀

这些效应都会“挤压”硅片，若下方存在器件，可能导致结构性破坏。

[此处为图片2]

6.3 模塑封装（Molding）阶段的压力影响

在 molding 工艺中，芯片需承受数公斤至数十公斤的压力，并配合高温烘烤。这些压力通过以下路径层层传递：

bump → UBM → Mtop → via → M1 → 硅衬底

若未设置合理 KOZ，易造成底层器件损坏或硅片疲劳。

6.4 温度循环（Thermal Cycling）带来的累积损伤

芯片在工作期间反复经历温度变化（例如 -40°C 到 125°C），尤其在汽车电子和服务器领域可达数万次循环。由于各材料热膨胀系数（CTE）不同：

• Cu：约 17 ppm/°C
• Si：约 2.6 ppm/°C
• underfill：30–70 ppm/°C

每一次冷热交替都相当于一次“拉伸与压缩”操作，长期积累会导致材料疲劳。KOZ 正是为了防止此类疲劳过早发生在关键区域。

6.5 组装过程中的机械应力（Assembly Stress）

包括但不限于：

• die attach（晶圆贴装）
• 返修操作（rework）
• 封装体弯曲（package bending）
• PCB 板级焊接

上述过程均可能引入额外机械应力，经由 bump 向芯片内部传播，因此必须通过 KOZ 设计进行规避。

7. Bump 与 ESD 的关联性分析

在 Flip-chip 封装中，bump 是ESD 电流进入芯片的第一道关口。当静电放电事件发生时，电流迅速通过 bump 流向内部电路。

若 bump 附近存在违反 KOZ 规则的设计（如金属线或器件过于靠近），则可能发生：

• 金属线路断裂
• 晶体管或电容等元件破裂

因此，在 ESD 敏感区域应严格遵守 KOZ 规范，确保结构完整性与放电路径可控。

应力会通过 bump 传递至芯片内部，而 KOZ 的作用正是为这些应力提供缓冲空间。

KOZ 的核心功能总结如下：

• 防止在封装制造过程及使用周期中，机械和热应力经由 bump 传导至硅器件与金属互连结构。

若 KOZ 设计不足，可能导致以下失效问题：

• MOS 结构开裂
• 金属线路断裂
• UBM 层剥离
• via 发生剪切破坏
• die 局部翘曲
• 封装整体寿命显著下降

8. Bump 与 ESD 的关系（完整版）

Flip-chip 中的 bump 是 ESD 电流进入芯片的第一道关口。

典型的 ESD 电流路径如下：

1. 外部 → bump
2. ↓
3. UBM
4. ↓
5. Mtop（厚金属层）
6. ↓
7. IO cell
8. ↓
9. ESD clamp（如二极管、ggNMOS 或 rail clamp）
10. ↓
11. VDD/VSS 网络

由此可见，bump 的设计直接关系到 ESD 防护能力的强弱。

8.1 bump 材料对 ESD 的影响

Cu pillar 具有较强的抗电迁移性能，但其 UBM 层（如 Ni/Au/Ti）可能成为薄弱环节。此外，顶层金属（如 M8/M9/M10）也可能成为 ESD 电流路径中的瓶颈。焊料部分（如 SnAgCu）在 ESD 引发的热冲击下可能发生局部重熔现象。

结论：整个材料链中最脆弱的一环决定了 ESD 失效的发生位置。

8.2 bump 与 clamp 的距离影响

理想情况下，bump 与 ESD clamp 之间的距离应尽可能短。

若距离过长，将导致：

• 电流路径延长
• 金属阻抗上升
• ESD 电流分布不均
• 金属过热引发烧毁
• 出现局部热点（hotspot）

特别是在高速 IO 接口（如 SerDes、DDR）中，clamp 通常紧邻 bump 布置以确保高效泄放。

8.3 bump pitch 对 ESD 的影响

随着 bump pitch 减小：

• bump 排列更密集
• return bump 数量减少
• ESD 电流易集中在少数 bump 上 → 导致失效

因此，在高密度 bump 阵列中需增加：

• return bump
• 本地 clamp
• power/ground bump

8.4 PERC 对 bump–ESD 路径的检查项（完整列表）

实际验证中常见的检查点包括：

• bump 到 clamp 是否存在通路
• 路径是否满足最小宽度要求
• via 数量是否充足
• Mtop 金属宽度是否足够
• ESD 回流路径是否闭合
• pad–RDL–UBM 层叠结构是否完整
• 是否存在双向冗余路径
• ESD clamp 是否被错误切断

以上均为实际项目中常见 fail 情况。

9. Bump 下方金属结构（Pad Stack / RDL / Via）

标准堆叠结构如下：

1. bump
2. ↓
3. UBM（under bump metal）
4. ↓
5. RDL（redistribution layer）
6. ↓
7. Mtop（厚金属）
8. ↓
9. via array（VIA top）
10. ↓
11. Mx~M1（金属层）
12. ↓
13. pad（通常位于 M1–M3 层）

设计原则：

• via 数量越多越好（利于大电流承载）
• RDL 应尽量宽、短、直
• 顶层金属必须采用 thick metal
• 避免在 RDL 下方设置 jog 或细线结构
• 优化 return path 设计

上述因素共同影响：

• ESD 可靠性
• 电迁移（EM）性能
• IR drop 表现
• 高速信号完整性

10. 高速 SerDes 对 bump 的要求

对于支持 28G、56G 乃至 112G PAM4 的高速 SerDes 接口，bump 的信号完整性（SI）表现极为关键。

10.1 差分 bump 成对布置要求

必须满足以下条件：

• 相邻放置
• 走线等长
• 布局对称
• 无 skew

否则将导致：

• eye diagram 收缩
• equalizer 无法有效补偿
• jitter 增加
• 误码率（BER）恶化

10.2 GSSG 结构（Ground–Signal–Signal–Ground）

SerDes 常用的 bump 排列为：

G S S G

优势在于：

• 降低串扰（XT）
• 为信号提供稳定的回流路径
• 减小 bump 电感
• 提升整体 SI 性能

10.3 bump 电感控制

bump 及 RDL 的寄生电感会影响：

• S11、S22 参数
• 插入损耗（insertion loss）
• 回波损耗（return loss）
• 信道均衡效果

因此设计上要求：

• 路径短
• 线宽粗
• 结构对称
• 接地稳定

11. Chiplet / 2.5D / 3DIC 中的 bump

先进封装普遍采用 micro-bump，其 pitch 更小（20–40 μm）。

主要应用场景包括：

• HBM2E / HBM3
• Chiplet 互联（如 UCIe、Infinity Fabric）
• 2.5D interposer
• 3D 堆叠技术（如 T-SoIC、Hybrid Bonding）

带来的挑战有：

• 电流密度极高
• ESD 冲击更为直接
• 热应力传导路径更短
• bump 必须保持对称布局
• 需要更强的 KOZ 保护

在 Chiplet 架构中，bump 的可靠性几乎决定了整个系统的使用寿命。

12. Bump 失效模式（Failure Modes）

常见失效类型全览：

12.1 EM void（电迁移空洞）

在铜柱、UBM 或焊料中形成空洞，最终导致断路。

12.2 crack（裂纹）

多发于以下区域：

• UBM 层
• RDL 层
• via 接口处
• 硅片边缘（Silicon edge）

12.3 solder bridging（焊料桥接）

在 pitch 较小的系统中最常见，容易引起短路。

12.4 delamination（脱层）

表现为 UBM 与钝化层（passivation）之间发生分离。

12.5 collapse（塌陷）

[此处为图片1]

焊料不足或受到外力导致错位，可能引发连接失效。

12.6 Warpage（翘曲）

当 die 或封装体发生弯曲变形时，凸点（bump）会因受力不均而出现断裂现象。这种机械形变在回流焊、模封或温度循环过程中尤为明显。

[此处为图片1]

12.7 Pad Cratering（焊盘破碎）

由于材料间热膨胀系数不匹配，硅基底层可能被拉起，造成焊盘下方的树脂开裂。这一损伤会加速器件失效进程，最终导致整个 die 功能丧失。

13. Bump 参数对设计的影响

• Pitch 越小：RDL 布线空间更紧张，KOZ 区域更难满足要求；ESD 静电泄放路径设计难度上升；电流密度集中，EM（电迁移）风险增加。
• Bump 越高：热应力响应增强，长期服役下机械疲劳问题加剧。
• Bump 尺寸越大：载流能力提升，有利于电源传输，但受限于 pitch，会限制布线密度和整体集成度。

14. Bump Map 规划（完整阵列布局）

Bump map 的设计是多领域协同的结果，涉及 Layout、封装结构、ESD 保护、信号完整性（SI）、电源完整性（PI）以及 PDN 网络的综合考量。

14.1 电源 bump 分布

VDD 与 VSS 的分布需保持对称性，确保电流密度均匀。在功耗集中区域（hotspot），应加密布置 power bump，以降低 IR drop 并改善散热性能。

14.2 高速信号 bump 分组策略

SerDes 与 DDR 类高速接口的 bump 必须：

• 按通道分组
• 保持布局对称
• 与封装级走线（package trace）精确匹配
• 配置专用 return bump
• 信号路径尽量直线化，避免绕线

14.3 Return Bump（返回地 bump）设计

高频信号必须配备充分的地 bump 构成回流路径，常见配置包括：

• GSSG
• S-G-S-G
• G-S-S-G-S

return bump 的数量直接影响信号完整性的优劣。

14.4 ESD 回流路径中的地 bump

为保证静电放电的有效泄放，必须预留足够数量的地 bump 作为 ESD 电流的回流通道。

14.5 考虑热分布的 bump 布局

对于高温区域（如 PMIC 模块、AI 计算核心、SerDes 收发器等），应增加 bump 密度，构建有效的散热通路，提升整体热管理效率。

14.6 冗余 bump（Redundant Bump）

设置冗余 bump 可提高封装良率，在部分 bump 存在缺陷时仍能维持电气连通性，增强制造容错能力。

15. Bump 的热行为特性

bump 是芯片向外部传递热量的重要组成部分，尤其在以下关键模块中作用显著：

• Power bump
• SerDes bump
• PMIC 相关 bump
• Core 供电路径上的 bump

其热表现将影响多个可靠性指标：

• 电迁移（EM）寿命
• IR 压降
• RDL 层的热疲劳程度
• UBM 层因热膨胀失配引发的应力累积
• pad cratering 发生概率

15.1 热传导路径分析

典型的热量传递路径如下：

Die → Mtop → RDL → UBM → Bump → Underfill → Substrate → PCB → 散热装置

其中 bump 区域常成为热流“瓶颈”，可能导致：

• bump 局部过热（hotspot）
• UBM 层屈服或破裂
• 焊料出现重熔迹象
• 局部热应力扩大，诱发裂纹扩展

15.2 Power Bump 的热累积效应

承载大电流的 bump 会产生多种热源：

• 电阻发热（IR 损耗）
• 高频开关引起的交流损耗（AC loss）
• 周期性功率波动带来的温度交变

这些因素显著加速电迁移过程，缩短使用寿命。因此，power bump 设计必须满足：

• 足够的数量
• 配套的 via array 支持
• 宽化的 RDL 走线以降低电流密度

16. Bump 的力学行为（机械应力响应）

bump 在多个工艺阶段承受复杂机械应力，包括：

• 回流焊（Reflow）
• 底部填充胶固化（Underfill curing）
• 模塑料注入（Molding）
• die attach 过程
• 温度循环测试
• 封装翘曲（Warpage）
• PCB 组装弯曲

这些应力通过以下路径向下传递：

bump → UBM → Mtop → via → M1 → Si

若 KOZ（Keep-Out Zone）设计不足，应力可能直接破坏 active 区器件，造成永久性损伤。

17. Bump 与封装翘曲的相互作用

由于芯片与封装基板材料的热膨胀系数（CTE）不同，在温度变化过程中易产生 warpage 现象：

• die 可能向上凸起
• substrate 可能向下弯曲

此类形变会导致：

• 整体 bump 承受额外拉应力
• 中心区域 bump 被压缩，边缘 bump 被拉伸
• 边缘 bump 更易发生 crack
• 焊接连接出现 open 或 short 缺陷

因此，在 bump 分布规划中必须考虑 warpage 的中心位置及其梯度变化，进行针对性优化。

18. Bump 的系统级影响

18.1 对信号完整性（SI）的影响

bump 引入的寄生参数会影响：

• Return Loss
• Insertion Loss
• S11 / S21 参数
• 串扰（Crosstalk）水平
• 均衡器收敛能力

高速信号 bump 应满足：

• 布局对称
• 采用 GSSG 排列
• 控制左右两侧寄生参数一致性
• 提供明确的 return path

18.2 对电源完整性（PI）的影响

在 PDN（电源输送网络）中，bump 是最关键的环节之一：

• power bump 数量不足 → IR drop 增大
• return bump 不足 → 地弹（ground bounce）加剧
• bump 电阻分布不均 → 局部热点形成

因此，power bump 的比例与分布必须借助专业分析工具（如 SiPI、RedHawk-SC）进行仿真优化。

18.3 对可靠性的综合影响

bump 是封装中最容易率先失效的关键节点之一，典型失效模式包括：

• 电迁移（EM）早期失效
• 温度循环导致的疲劳损伤
• UBM 层脆性断裂
• pad cratering
• 裂纹扩展（crack propagation）

所有可靠性问题本质上都围绕以下传导链的结构强度展开：

bump → UBM → RDL → Mtop → via → Si

19. bump 全流程风险总结（Fail Chain）

在实际封装过程中，常见的失效链路如下所示：

• 电流过大
• ↓
• Mtop 加热
• ↓
• via 区域出现局部电流集中
• ↓
• via 或 RDL 形成热点（hotspot）
• ↓
• UBM 发生开裂
• ↓
• 焊料中产生空洞（void）
• ↓
• bump 出现断路（open）
• ↓
• 导致 die 失效

[此处为图片1]

此外，还可能存在另一类失效路径：

• 热–机械不匹配
• ↓
• Silicon 发生挠曲变形
• ↓
• Pad Cratering（焊盘下陷）
• ↓
• ESD 防护能力减弱
• ↓
• 最终引发现场应用失效（Field Failure）

以上两种失效模式均来源于真实量产与可靠性测试中的大量案例，具有高度代表性。

20. bump 设计的黄金法则（未删减版）

bump 的设计涉及多个物理域的协同优化，以下是关键设计原则：

20.1 金属层应足够宽厚
顶层金属（Mtop）若过窄，容易引发以下问题：
- 电迁移（EM）热点
- ESD 放电烧毁
- RDL 层间剥离

20.2 增加 via 数量
via 阵列不仅承载电流，也是散热的关键通道，可视为电流和热应力的“安全泄放路径”。

20.3 严格遵守 KOZ（Keep-Out Zone）规则
若忽略 KOZ 设计，在回流焊（reflow）及模封（molding）工艺中可能对硅基体造成不可逆损伤。

20.4 ESD 钳位电路需靠近 bump
缩短 ESD 放电路径，提升保护效率，关键时刻可避免芯片损毁。

20.5 差分信号 bump 应配置对应的返回路径 bump
尤其针对高速差分对，必须配对设计 return bump，以确保信号完整性（SI）和回流路径通畅。

20.6 电源 bump 分布需均匀
合理分布 power bump 可有效降低 IR Drop 并缓解电迁移（EM）风险。

20.7 缩小 bump pitch 将加剧设计挑战
当 bump 间距变小时，所有相关设计规则都需更加严苛，特别是：
- ESD 防护布局
- 电迁移控制
- KOZ 管理
- RDL 布线密度与可靠性

20.8 bump map 是系统级工程任务
其设计必须综合考虑：
- 版图布局（Layout）
- 静电防护（ESD）
- 信号完整性（SI）
- 电源完整性（PI）
- 封装结构（Package）
- 长期可靠性（Reliability）
各领域需协同参与，缺一不可。

21. 最终总结（完整版）

bump 并非仅仅是表面上的一个金属凸点，而是融合了多学科交叉的核心节点，涵盖：

• 机械结构设计
• 热管理工程
• 电源网络设计（PDN）
• 高速信号传输（SI）
• 先进封装技术（Package）
• 材料与电迁移分析
• 前端与后端半导体工艺（FEOL/BEOL）

任何一个 bump 的失效，都有可能导致整颗芯片功能丧失。
因此可以认为：
优秀的 bump 设计 = 芯片成功的关键基石之一

[此处为图片2]